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        組合邏輯電路的險象

        發(fā)布時間:2024-08-11
        一、競爭現(xiàn)象與險象的產生 邏輯電路中各路徑上延遲時間的長短與信號經過的門的級數(shù)有關,與具體邏輯門的時延大小有關,還與導線的長短有關,因此,輸入信號經過不同路徑到達輸出端的時間有先有后,這種現(xiàn)象稱為競爭現(xiàn)象。通常,可以更廣義地把競爭理解為多個信號到達某一點有時差的現(xiàn)象。競爭的結果可能使邏輯電路產生錯誤輸出,通常將由競爭引發(fā)的錯誤輸出信號稱為險象。組合電路中的險象是一種瞬態(tài)現(xiàn)象,它表現(xiàn)為在輸出端產生不應有的尖脈沖,暫時地破壞正常邏輯關系。一旦瞬態(tài)過程結束,即可恢復正常邏輯關系。
        根據競爭的結果是否導致險象的產生,可以將競爭分為非臨界競爭和臨界競爭兩種類型。不產生錯誤輸出的競爭稱為非臨界競爭,導致錯誤輸出的競爭稱為臨界競爭。
        二、險象的消除
        消除或避免電路中險象的常用方法有增加冗余項的方法、增加慣性延時環(huán)節(jié)的方法和選通法等。
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